ID Artikel: 000075858 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 20/02/2014

Waktu Boot U Habis Selama Pemrograman FPGA

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Masalah Kritis

Deskripsi

Pada HPS Cyclone V SoC, U-Boot mungkin habis tanpa harus menyelesaikannya, dan laporkan kode galat -6, yang menunjukkan bahwa kontrol FPGA block tidak dapat memperoleh data yang valid. Hal ini dapat terjadi jika manajer FPGA keluar dari fase inisialisasi sebelum pengujian U-Boot untuknya. Sebagai hasil, nilai bidang manajer stat.mode FPGA adalah USERMODE, dan waktu keluar U-Boot menunggu stat.mode untuk diatur ke INITPHASE.

Resolusi

Edit berkas sumber U-Boot arch/arm/cpu/armv7/socfpga/fpga_manager.c. stat.mode Modifikasi pengujian untuk mengizinkan salah satu stat.mode = INITPHASE atau stat.mode = USERMODE.

Atau, tingkatkan ke v13.1 atau yang lebih baru.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Cyclone® V FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.