ID Artikel: 000075916 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Ketika saya menyimulasikan konfigurasi PCI Express (PIPE) x8 di perangkat Stratix IV GX, mengapa port coreclkout [1] selalu pada logika rendah?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Saat Anda menginterpretasi transiver Stratix® IV GX dalam konfigurasi PCI Express (PIPE) x8, Manajer Plug-in ALTGX MegaWizard® menyediakan dua bit untuk coreclkout port output, satu untuk setiap blok transiver.

 

Altera telah mengidentifikasi bahwa selama simulasi fungsional konfigurasi di atas, coreclkout[1] selalu terjebak pada nol logika. Perilaku yang diharapkan adalah memiliki transisi pada keduanya coreclkout[0] dan coreclkout[1].

 

Penanganan masalah: Altera merekomendasikan agar Anda hanya menggunakan port untuk coreclkout[0] mencatat logika pengguna dalam desain Anda.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® IV GX FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.