Pengompulasi IP untuk Kontroler Reset PCI Express Stratix IV GX Tidak Segera Masuk pemulihan jika Batasan Clock Referensi Tidak Terpenuhi

Logika reset controller untuk Compiler IP untuk PCI Express implementasi IP keras dengan modul reset internal pada Stratix IV Perangkat GX tidak memantau keadaan pll_locked setelah busy_altgxb_reconfig sinyal telah dihentikan. Sebagai hasilnya, Anda dapat mengamati ketidakstabilan tautan sebelum Pengkompiler IP untuk PCI Express masuk ke pemulihan link setelah hilangnya kunci PLL.

Masalah ini memengaruhi semua Compiler IP untuk PCI Express hard IP implementasi dengan modul reset internal pada perangkat Stratix IV GX.

Untuk menghindari masalah ini, pastikan pengkompiler IP Anda untuk PCI Clock referensi transiver express memenuhi persyaratan berikut:

• Clock referensi harus berupa clock berjalan gratis yang valid setelah perangkat menyala.
• Clock referensi harus tetap stabil selama operasi normal, soft reset, hot reset, powerdown, Status Link Down, dan diharapkan lainnya Situasi.

Masalah ini tidak akan diperbaiki di versi IP yang akan datang Compiler untuk PCI Express. Pengoperasian yang benar mengharuskan desain ikuti batasan clock referensi yang dijelaskan dalam Solusi Bagian.