Perangkat Lunak Quartus® II sengaja akan mencegah Anda menghubungkan clock yang dipulihkan dari penerima ke input clock referensi dari PLL pemancar.
Clock yang dipulihkan diekstrak dari clock yang tertanam di aliran data yang diterima. Karena aliran data menyebar di seluruh saluran, clock yang dipulihkan akan memiliki karakteristik gangguan yang tidak terdefinisi yang jika dimasukkan ke clock referensi PLL pemancar, dapat menyebabkan gangguan pemancar melebihi spesifikasi gangguan pemancar protokol yang diberikan.
Metode yang disarankan untuk menerapkan arsitektur sinkron clock yang dipulihkan adalah dengan merutekan clock yang dipulihkan di luar FPGA, dan mengoper clock melalui pembersih gangguan sebelum merutekan kembali ke FPGA melalui salah satu pin clock referensi transiver khusus.