ID Artikel: 000076063 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 07/01/2013

Mengapa saya mendapatkan direktori proyek/<vip_component>.vhd (17): dekat "EOF": galat sintaks</vip_component>

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Saat menjalankan simulasi EDA RTL untuk desain VIP dalam Quartus® II, dan Anda mungkin mendapatkan kesalahan di atas pada Modelsim. Untuk mengatasi masalah ini, buka _run_msim_rtl_verilog.do (terletak di "Project directory"\simulation\modelsim\) dan hapus .vhd dari berkas ini. Setelah itu, eksekusi berkas _run_msim_rtl_verilog.do di dalam Modelsim.

 

.vhd sebenarnya tidak diperlukan untuk simulasi RTL. Oleh karena itu, kami dapat menghapusnya secara manual untuk menyelesaikan masalah.

 

Produk Terkait

Artikel ini berlaku untuk 1 produk

Perangkat yang Dapat Diprogram Intel®

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.