Fungsi Altera® SerialLite III IP MegaCore® (SLIII) memungkinkan Anda untuk menyuntikkan kesalahan CRC, yang dapat berguna saat memverifikasi pengoperasian lapisan PHY selama fase debugging atau board bringup. Untuk mengaktifkan injeksi galat CRC, konfigurasi ulang PHY pemancar menggunakan pengonfigurasi ulang. Saat diaktifkan, aplikasi Anda dapat memaksa galat CRC dengan menegaskan sinyal kontrol injeksi galat pada instans SerialLite III.
1. Tambahkan JTAG-ke-Avalon® Master Bridge ke sistem Qsys Anda. Hal ini diperlukan untuk mendorong pengonfigurasian ulang untuk mengaktifkan bit pemberdayaan galat CRC di masing-masing saluran transiver.
2. Kompilasi desain.
3. Dapatkan nomor saluran logis untuk saluran transiver SLIII dari laporan fitter Quartus® II. Penetapan kanal logis dapat ditemukan dengan mengklik \'Resource Section -> Laporan GXB -> Transceiver Reconfiguration Report\'
4. Edit berkas tcl yang terlampir SOURCE_RECONFIG_BASE nilai untuk mencocokkan alamat dasar untuk pengonfigurasian ulang pada sistem Qsys Anda.
5. Luncurkan Konsol Sistem dari menu Quartus Tools. Gunakan perintah sumber untuk membuka berkas Tcl yang terpasang di Konsol Sistem untuk mengaktifkan injeksi galat CRC seperti yang ditunjukkan di bawah ini:
J. sumber crc_err_enable.tcl
b. contoh penggunaan perintah (lihat berkas Tcl untuk detailnya)
- crc_err_enable 0 1 (memungkinkan injeksi galat CRC saluran logis 0)
- crc_err_enable {0 1 2} 1 (mengaktifkan injeksi galat CRC saluran logis 0,1,2)
- crc_err_enable {0 1 2} 0 (menonaktifkan injeksi galat CRC saluran logis 0,1,2)
6. Sumber Assert SerialLite III crc_error_injectmasukan ke 1. (Atau, Anda dapat mengikat crc_error_inject ke 1 dan cukup gunakan perintah Tcl untuk mengaktifkan/menonaktifkan injeksi galat)
7. Memantau status kesalahan CRC, galat[N-1:0] (error_rx[N-1:0] untuk inti dupleks) sinyal, di penerima IP SerialLite III. (N = jumlah jalur)