ID Artikel: 000076079 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 14/11/2014

Mengapa ALTLVDS_TX Intel® FPGA IP saya dengan PLL eksternal tidak berfungsi dengan benar pada perangkat Arria® V, Cyclone® V, dan Stratix® V saat menggunakan perangkat lunak Quartus® II versi 14.0?

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Ada masalah yang diketahui ketika menggunakan PLL Reconfig Controller Intel® FPGA IP dengan ALTLVDS Intel® FPGA IP dalam mode PLL eksternal, dalam perangkat lunak Quartus® II versi 14.0 saat menggunakan perangkat Arria® V, Cyclone® V, dan Stratix® V.

Setelah mengkompilasi dan menyesuaikan desain, Anda mungkin menemukan bahwa siklus tugas untuk counter C1 yang dilaporkan di Penganalisis Waktu tidak cocok dengan perhitungan yang dijelaskan dalam solusi terkait untuk kecepatan data yang ditentukan pengguna.

Resolusi

Untuk mengatasi hal ini, Pengonfigurasi Ulang PLL harus diputus dari IP PLL eksternal yang menggerakkan ALTLVDS Intel FPGA IP.

Masalah ini dijadwalkan untuk diperbaiki pada versi perangkat lunak Intel® Quartus® di masa mendatang.

 

 

Produk Terkait

Artikel ini berlaku untuk 15 produk

Cyclone® V ST SoC FPGA
Cyclone® V SX SoC FPGA
Stratix® V GX FPGA
Arria® V GX FPGA
Cyclone® V GT FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Arria® V GZ FPGA
Cyclone® V E FPGA
Cyclone® V GX FPGA
Arria® V GT FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA

1

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.