Ada masalah yang diketahui ketika menggunakan PLL Reconfig Controller Intel® FPGA IP dengan ALTLVDS Intel® FPGA IP dalam mode PLL eksternal, dalam perangkat lunak Quartus® II versi 14.0 saat menggunakan perangkat Arria® V, Cyclone® V, dan Stratix® V.
Setelah mengkompilasi dan menyesuaikan desain, Anda mungkin menemukan bahwa siklus tugas untuk counter C1 yang dilaporkan di Penganalisis Waktu tidak cocok dengan perhitungan yang dijelaskan dalam solusi terkait untuk kecepatan data yang ditentukan pengguna.
Untuk mengatasi hal ini, Pengonfigurasi Ulang PLL harus diputus dari IP PLL eksternal yang menggerakkan ALTLVDS Intel FPGA IP.
Masalah ini dijadwalkan untuk diperbaiki pada versi perangkat lunak Intel® Quartus® di masa mendatang.