ID Artikel: 000076091 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/05/2015

Mengapa peristiwa persimpangan sinyal terjadi antara dua pin yang berdekatan selama pengaktifan perangkat Arria II, Stratix II, Stratix III atau IV Stratix?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Ketika sinyal drive pin yang mendukung input atau output LVDS yang sebenarnya di perangkat Arria® II, Stratix® II, Stratix III atau Stratix IV, Anda mungkin melihat sinyal menyeberang ke pin di dekatnya yang merupakan pin gratis dari pasangan pin LVDS selama power-up.  Peristiwa persimpangan sinyal ini mungkin terjadi hanya ketika VCC atau VCCINT melintasi tegangan menengah setelah VCCIO didukung.  Ketika VCC atau VCCINT mencapai rentang operasi yang disarankan, persimpangan sinyal tidak terjadi.

Perilaku ini tidak berlaku untuk:

  • Pin yang hanya mendukung LVD emulasi
  • Perangkat tanpa opsi pemberhentian paralel pada chip untuk LVDS
  • Perangkat dengan urutan daya ketika VCC atau VCCINT dipercepat sebelum VCCIO
Resolusi

Untuk mencegah peristiwa persimpangan sinyal ini, tingkatkan VCCIO setelah VCC atau VCCINT mencapai rentang operasi yang disarankan.

Produk Terkait

Artikel ini berlaku untuk 8 produk

Arria® II GX FPGA
Arria® II GZ FPGA
Stratix® II FPGA
Stratix® IV E FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA
Stratix® II GX FPGA
Stratix® III FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.