Mengapa saya melihat peringatan fitter atau Timing Analyzer tentang clock yang hilang atau diabaikan saat menggunakan IP antarmuka memori eksternal berbasis UniPHY dalam proyek Platform Designer (sebelumnya Qsys)?

Dalam proyek .qip file Platform Designer (sebelumnya Qsys), file IP sdc antarmuka memori eksternal UniPHY mungkin tidak berada dalam urutan yang benar dan ini dapat menjadi alasan untuk peringatan clock yang hilang atau diabaikan atau peringatan kritis. Hal ini biasanya terlihat ketika IP UniPHY digunakan dengan pembagian phase-locked loop (PLL) dan delay locked loop (DLL) di antara dua antarmuka.

Dua kemungkinan penanganan masalah adalah:

1. Komentari berkas sdc dalam berkas Qsys .qip dan tambahkan dalam urutan yang diperlukan dalam Quartus Project Settings -> Timing Analyzer -> file SDC untuk disertakan dalam proyek.
2. Modifikasi berkas .qip Qsys untuk memasukkan berkas sdc dalam urutan yang diperlukan.

Untuk setiap instans IP UniPHY, tempatkan berkas _p0.sdc di depan berkas sdc lainnya untuk IP UniPHY tersebut.

Agar alur pengaturan waktu berbagi clock bekerja dengan benar, urutan file .qip (dan karenanya, pengaturan waktu file sdc) harus sedingin file master sdc tercantum sebelum file sdc sdc terkait apa pun.

Untuk informasi lebih lanjut, lihat bagian DLL dan Antarmuka Berbagi PLL" pada Deskripsi Fungsi – UniPHY bab dalam volume 3 Buku Panduan Antarmuka Memori Eksternal.

Masalah ini telah diperbaiki dimulai dengan perangkat lunak Quartus® II versi 12.0.