ID Artikel: 000076107 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa port input undriven pada modul dalam desain emas menyebabkan kesalahan verifikasi formal?

Lingkungan

  • Verifikasi
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Jenis ketidaksesuaian ini dapat terjadi ketika port tidak tertandingi dalam desain emas.  Dalam hal ini, Encounter Conformal menetapkan nilai "Z" pada port undriven, tetapi desain yang direvisi memiliki nilai yang telah ditentukan sebelumnya untuk port yang ditetapkan oleh Quartus® Perangkat lunak II.  Encounter Conformal mendeteksi bahwa desain tidak setara secara fungsional dan melaporkan ketidaksesuaian yang terkait dengan port.

    Dalam beberapa kasus, masalah terjadi ketika Anda menggunakan instantiasi VHDL dari beberapa Altera®megafungsi.  Untuk menghindari masalah ini, hasilkan variasi megafungsi Anda dalam HDL Verilog.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.