ID Artikel: 000076108 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 18/11/2011

Penundaan dan Sate yang Lebih Tinggi Diharapkan untuk I/Os Antarmuka Memori Eksternal UniPHY di Perangkat Stratix V

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • I O
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Dalam perangkat Stratix V, bank I/O di sudut diharapkan memiliki nilai tunda dan sate core-to-I/O dan I/O-to-core yang lebih tinggi dari I/O bank lainnya, dan tidak cocok untuk melakukan interfacing dengan eksternal memori pada frekuensi di atas 667 MHz.Karakteristik sudut Bank I/O belum tercermin dalam model waktu V Stratix yang tersedia dalam perangkat lunak Quartus II versi 10.1; akibatnya, waktu analisis tidak akan secara akurat mencirikan performa sudut I/Os.

    Resolusi

    Hindari menggunakan bank I/O luar di sisi atas dan bawah dari perangkat.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.