ID Artikel: 000076120 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 11/09/2012

Galat Internal: Sub-sistem: VPR20K, File: ygr_arch/ygr_route_timing.c, Baris: 5244

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Galat ini dapat terjadi pada Quartus®Perangkat lunak II versi 2.2 ketika Anda mencoba menggunakan SigntalTap® Ii penganalisis logika tertanam atau SignalProbe untuk memantau pin DQS dalam blok laju tanggal ganda (DDR).

Semua kipas pin DQS harus berupa clock yang memberi makan register input I/O atau register input DDIO. Sinyal DQS tidak dapat dipantau karena memantau sinyal mengharuskan kipas sinyal keluar ke elemen logika (LE). Ini didokumentasikan dalam Solusi berikut: Dapatkah saya menggunakan penganalisis logika tertanam SignalTap II untuk memantau sinyal DQS dalam blok laju data ganda (DDR) saya?

Ini telah ditangani dalam perangkat lunak Quartus II versi 3.0 dengan menghapus sinyal DQS dari filter SignalTap II/SignalProbe.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.