ID Artikel: 000076121 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 16/12/2014

Mengapa simulasi testbench PCIe Gen3 tidak masuk ke fase 2 atau 3 dari proses equalization?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Altera® testbench bus functional model (BFM) untuk Hard IP untuk PCI Express® tidak mendukung simulasi kesetaraan fase 2 atau fase 3.

Resolusi

Gunakan BFM pihak ketiga untuk mensimulasikan fase pemerataan ini, yang didukung Hard IP.

Produk Terkait

Artikel ini berlaku untuk 3 produk

Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.