ID Artikel: 000076130 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 20/11/2015

Simulasi VHDL dari Arria 10 EMIF IP dengan Riviera-PRO Mungkin Gagal Maju dalam Beberapa Keadaan

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Masalah ini memengaruhi semua protokol memori eksternal yang didukung pada Arria 10 perangkat. Jika desain Anda menggunakan model simulasi VHDL dengan fungsional bus EMIF Altera model, simulasi dengan versi Riviera-PRO lebih awal dari 2015.06 mungkin gagal Kemajuan.

    Resolusi

    Solusi untuk masalah ini adalah sebagai berikut:

    • Simulasi menggunakan Verilog alih-alih VHDL. Masalah ini hanya terjadi pada VHDL.
    • Gunakan simulator yang berbeda, selain Riviera-PRO. Masalah ini hanya terjadi dengan Riviera-PRO.

    Masalah ini akan diperbaiki di versi yang akan datang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Arria® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.