ID Artikel: 000076149 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 16/07/2013

Peringatan Kritis (176575): Tidak dapat menerapkan PLL Atas/Bawah atau Kiri/Kanan <pll name="">, karena clock input PLL menggunakan LVDS standar I/O dan memiliki frekuensi 800 MHz. Namun, perangkat ini hanya mendukung frekuensi hingga 762 M...

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda akan mendapatkan galat ini ketika mencoba menetapkan laju toggle 800MHz atau lebih besar dan penugasan LVDS I/O ke pin clock di perangkat Stratix® IV dengan densitas 820, 530, 360, dan 290.

    Tabel 1-42 dalam Karakteristik DC dan Switching untuk Perangkat IV ( PDF) Stratix menyatakan bahwa untuk perangkat tingkat kecepatan -2/-2X, 800 MHz didukung untuk standar fHSCLK_in (frekuensi clock input) True Differential I/O.  Hal ini tidak berlaku untuk perangkat densitas lebih tinggi yang tercantum di atas.

    Resolusi Tabel 1-42 dijadwalkan akan diperbaiki untuk menyatakan bahwa 762 MHz adalah frekuensi maksimum yang didukung dalam perangkat densitas yang lebih tinggi.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Stratix® IV E FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.