ID Artikel: 000076167 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 27/08/2013

Galat: Node penerima SERDES 'ext_altlvds_rx:inst1|altlvds_rx:ALTLVDS_RX_component|ext_altlvds_rx_lvds_rx:auto_generated|rx_0' tidak terhubung dengan benar pada port 'DPACLKIN'

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Anda akan melihat galat ini pada perangkat lunak Intel® Quartus® II versi 11.0 ketika Anda mengaktifkan DPA pada megafungsi ALTLVDS_RX dan menggunakan Mode PLL Eksternal pada perangkat Intel® Stratix® V.

Untuk menghindari masalah ini, lakukan langkah-langkah berikut:

Ubah rangkaian kode berikut dalam deklarasi entitas dan komponen dalam file desain ALTVDS_RX tingkat atas:

rx_dpaclock : IN STD_LOGIC_VECTOR (0 DOWNTO 0)

Untuk

rx_dpaclock: IN STD_LOGIC;

Resolusi

Masalah ini sudah diperbaiki pada perangkat lunak Intel® Quartus® II versi 11.0SP2.

Artikel terkait

Produk Terkait

Artikel ini berlaku untuk 4 produk

Stratix® V E FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.