ID Artikel: 000076240 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 24/09/2019

Mengapa simulasi VCS* gagal untuk contoh testbench desain dari varian 25G Ethernet Intel® Stratix® 10 FPGA IP dengan pilihan PTP, RSFEC, dan VHDL yang dipilih?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • 25G Ethernet Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah di Intel® Quartus® Prime Pro Edition Software versi 19.3 dan sebelumnya, simulasi VCS* dari testbench desain contoh dari Intel® Stratix® Ethernet 25G varian IP 10 FPGA dengan pilihan PTP, RSFEC, dan VHDL yang dipilih akan gagal di VCS dengan "Kesalahan resolusi referensi lintas modul."

     

     

    Resolusi

    Untuk mengatasi masalah ini, lakukan langkah-langkah berikut:

    1.) Arahkan ke direktori "example_testbench/" desain contoh

    2.) Buka file "basic_avl_tb_top.sv"

    3.) Baris komentar keluaran 40:

                defparam singleport1588_s10gxt_inst.s10_top.alt_e25s10_0.SIM_SHORT_AM = 1'b1;

    4.) Kompilasi ulang simulasi

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.