ID Artikel: 000076262 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 14/08/2014

Galat: DATAOUT port output pada dqs_in_delay_1 atom yang merupakan arriav_delay_chain primitif, tidak terhubung ke tujuan yang valid

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin melihat galat sintesis di atas saat menyusun desain kontroler lunak Arria® V DDR3 yang dibuat dengan Qsys di perangkat lunak Quartus® II versi 13.0 atau yang lebih baru. Galat terjadi ketika logika di dalam kontroler DDR3 dioptimalkan jauh karena sinyal Avalon tidak terhubung dengan benar ke Master Avalon dan sumber clock Master Avalon.

    Resolusi

    Pastikan antarmuka Avalon terhubung dengan benar ke Master Avalon dan sumber clock Master Avalon.

    Produk Terkait

    Artikel ini berlaku untuk 6 produk

    Arria® V FPGA dan SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Arria® V GZ FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.