ID Artikel: 000076291 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 25/06/2020

Peringatan(16817): Peringatan HDL Verilog di iopll.v(30): menimpa definisi modul iopll sebelumnya

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di Intel® FPGA IP eSRAM di Intel Quartus® Prime Pro versi perangkat lunak 19.3 dan sebelumnya, jika proyek Anda menggunakan dua eSRAM, Anda akan melihat pesan peringatan ini setelah analisis dan sintesis :

    Peringatan(16817): Peringatan HDL Verilog di iopll.v(30): menimpa definisi modul iopll sebelumnya

     

    Jika kedua eSRAM memiliki parameter PLL yang sama (frekuensi clock referensi PLL dan frekuensi clock yang diinginkan PLL), pesan peringatan dapat diabaikan.

    Jika kedua eSRAM memiliki parameter PLL yang berbeda, setelah kompilasi, mereka akan diatur ke frekuensi PLL yang sama yang diambil dari salah satu parameter IP eSRAM. Lihat laporan Quartus Fitter > Ringkasan Penggunaan PLL > Tahap Rencana untuk mengamati frekuensi PLL I/O eSRAM yang diterapkan.

    Resolusi

    Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® perangkat lunak Prime Edisi Pro versi 20.1.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 MX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.