ID Artikel: 000076309 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 21/01/2020

Mengapa saya melihat peringatan saat menggunakan MAC Ethernet 10/100/1000 dengan PCS 1000BASE-X/SGMII dan LVDS I/O atau 1000BASE-X/SGMII PCS dan LVDS I/O dipilih di Intel Agilex® 7 FPGA Ethernet Triple-Speed Intel® FPGA IP?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di Intel® Quartus® Prime Pro Software Edition versi 19.4, peringatan yang ditampilkan akan terlihat ketika memilih MAC Ethernet 10/100/1000 dengan 1000BASE-X/SGMII PCS, dan I/O LVDS atau opsi 1000BASE-X/SGMII PCS dan LVDS I/O dipilih dalam Intel Agilex 7 FPGA® inti Intel® FPGA IP Ethernet Tiga Kecepatan.

    Peringatan: test.eth_tse_0.i_lvdsio_terminator_0.pll_areset_iopll: Wastafel reset terkait tidak dideklarasikan

    Peringatan: test.eth_tse_0.iopll: Mampu menerapkan PLL - Frekuensi VCO Aktual berbeda dari pengaturan yang diminta

    Peringatan: test.eth_tse_0.ref_clk_module.out_clk/iopll.refclk: iopll.refclk memerlukan 12500000Hz, tetapi sumber memiliki frekuensi 0Hz

     

     

     

     

    Resolusi

    Peringatan ini dapat diabaikan dengan aman karena fungsionalitas tidak terpengaruh saat menggunakan inti Intel® FPGA IP Intel Agilex® 7 FPGA Triple-Speed Ethernet.

     

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    FPGA dan SoC FPGA Intel® Agilex™

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.