ID Artikel: 000076309 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 21/01/2020

Mengapa saya melihat peringatan ketika menggunakan 10/100/1000 Ethernet MAC dengan 1000BASE-X/SGMII PCS dan LVDS I/O atau 1000BASE-X/SGMII PCS dan LVDS I/O dipilih dalam IP Ethernet Agilex™ 7 FPGA Tiga Kecepatan?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah pada Perangkat Lunak Quartus® Prime Pro Edition versi 19.4, peringatan yang ditampilkan akan terlihat saat memilih 10/100/1000 Ethernet MAC dengan 1000BASE-X/SGMII PCS, dan LVDS I/O atau opsi 1000BASE-X/SGMII PCS dan LVDS I/O dipilih dalam inti IP Ethernet Agilex™ 7 FPGA Triple-Speed.

Peringatan: test.eth_tse_0.i_lvdsio_terminator_0.pll_areset_iopll: Sink reset terkait tidak dideklarasikan

Peringatan: test.eth_tse_0.iopll: Mampu menerapkan PLL - Frekuensi VCO aktual berbeda dari pengaturan yang diminta

Peringatan: test.eth_tse_0.ref_clk_module.out_clk/iopll.refclk: iopll.refclk memerlukan 125000000Hz, tetapi sumber memiliki frekuensi 0Hz

Resolusi

Peringatan ini dapat diabaikan dengan aman karena fungsionalitas tidak terpengaruh saat menggunakan inti IP Ethernet Agilex™ 7 FPGA Triple-Speed.

Produk Terkait

Artikel ini berlaku untuk 1 produk

FPGA dan SoC FPGA Intel® Agilex™

1

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.