ID Artikel: 000076326 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 02/11/2018

Apakah ada masalah dengan deskripsi pin nIO_PULLUP di Panduan Koneksi Pin Rangkaian Perangkat Intel® Arria® 10?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Dalam dokumen panduan Koneksi Pin Rangkaian Perangkat Intel® Arria® 10 versi 2018.3.30 dan sebelumnya, deskripsi pin nIO_PULLUP menyatakan "Jika Anda mengikat pin ini ke VCC, pastikan semua pin I/O pengguna dan pin I/O dual-purpose berada pada logic-0 sebelum dan selama konfigurasi". Ini salah. Pin I/O dapat didorong ke logika 0 atau 1 setelah POR.

 

Resolusi

Dokumen Panduan Koneksi Pin Rangkaian Perangkat Intel® Arria® 10 akan diperbarui dalam rilis 2019.07.01 untuk menunjukkan bahwa pin I/O dan pin I/O dua purpse dapat didorong ke logic-0 atau logic-1 setelah POR.

Produk Terkait

Artikel ini berlaku untuk 3 produk

Intel® Arria® 10 GX FPGA
Intel® Arria® 10 GT FPGA
Intel® Arria® 10 SX SoC FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.