ID Artikel: 000076365 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 11/09/2012

Peringatan Kritis: <corename>_if0_p0_pin_map.tcl: Gagal menemukan clock PLL untuk pin if0|p0|controller_phy_inst|memphy_top_inst|afi_half_clk_reg</corename>

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Saat mengkompirasi desain DDR2 SDRAM atau DDR3 SDRAM UniPHY dalam Perangkat Lunak Quartus® II versi 11.0 atau 11.0SP1, Anda mungkin mengalami peringatan kritis berikut:

Peringatan Kritis: _if0_p0_pin_map.tcl: Gagal menemukan clock PLL untuk pin if0|p0|controller_phy_inst|memphy_top_inst|afi_half_clk_reg

Peringatan kritis tidak terjadi pada kompilasi pertama desain tetapi akan terjadi pada semua kompilasi berikutnya.

Penyebab masalah adalah RAPID_RECOMPILE_MODE diatur ke ON yang menyebabkan afi_half_clk_reg tidak disimpan dalam kompilasi berikutnya.

Resolusi

Solusinya adalah menghapus direktori db sebelum desain dikompilasi ulang atau menonaktifkan rekompilasi cepat dalam proyek Anda.

Masalah ini akan diperbaiki dalam versi perangkat lunak Quartus II di masa mendatang.

Produk Terkait

Artikel ini berlaku untuk 5 produk

Stratix® III FPGA
Stratix® IV FPGA
Stratix® IV GX FPGA
Stratix® IV GT FPGA
Stratix® IV E FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.