ID Artikel: 000076369 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 01/05/2015

Bagaimana cara mengubah kecepatan sampling ADC di MAX 10 perangkat?

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

MAX® 10 ADC IP menawarkan kecepatan sampling tetap sebesar 1Msa/dtk untuk total poin sampling.

Anda dapat menurunkan kecepatan sampling untuk memberikan margin waktu pengesetan yang lebih besar untuk desain filter, dengan mengikuti solusi di bawah ini.

Resolusi

Anda dapat menurunkan kecepatan sampling IP ADC dengan memilih frekuensi clock yang lebih tinggi di ADC IP GUI dibandingkan frekuensi yang diatur untuk clock output PLL yang mendorongnya.

Misalnya, ketika PLL dikonfigurasi untuk memberikan clock 10MHz ke ADC IP, Anda harus mengatur clock referensi di IP ADC ke 10MHz untuk mendapatkan kecepatan sampling 1Msa/s.

Namun, jika Anda mengatur clock referensi ke 20MHz, tingkat sampling akan berkurang setengahnya yang dalam hal ini adalah 500ksa/s.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® MAX® 10 FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.