ID Artikel: 000076373 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 11/09/2012

Galat "Pembagi GXB REFCLK tidak dapat ditambahkan setelah sinyal "rx_cruclk[0]" karena memberi umpan ke port cruclk saluran Penerima GXB alt2gxb:alt2gxb_component| channel_rec[0].receive" yang menggunakan antarmuka saluran atau konfigurasi ...

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Galat fitter di bawah ini terjadi jika instantiasi Alt2GXB Megawizard® Plug-in Manager dalam desain yang dikompilasi memiliki konfigurasi berikut. Saluran ini hanya dupleks atau penerimaan penuh, internal saluran atau antarmuka saluran diaktifkan, dan frekuensi clock input, yang ditentukan dalam Megawizard ALT2GXB lebih besar dari 325 MHz. Galat ini tidak terjadi hanya untuk konfigurasi TX saja.

 

Galat fitter perangkat lunak Quartus® II: "Pembagi GXB REFCLK tidak dapat ditambahkan setelah sinyal "rx_cruclk[0]" karena memberi umpan ke port cruclk saluran Penerima GXB alt2gxb:alt2gxb_component| channel_rec[0].receive" yang menggunakan antarmuka saluran atau konfigurasi ulang internal saluran"

 

Untuk mengatasi galat ini, gunakan prosedur berikut.

1. Ubah frekuensi clock input (>325 MHz) pada Megawizard ALT2GXB menjadi setengah nilai.

2. Instantiate kode pembagi REFCLK (ditunjukkan di bawah) pada desain Anda dan hubungkan keluaran pembagi REFCLK ke port input clock ALT2GXB.

Untuk konfigurasi dupleks, hubungkan keluaran pembagi REFCLK ke port input clock ALT2GXB.  Jika frekuensi clock input yang ditentukan di layar 'Umum' dari Megawizard ALT2GXB lebih besar dari 325 MHz, maka hubungkan keluaran pembagi REFCLK ke port 'pll_inclk' dan 'rx_cruclk' dari instantiasi ALT2GXB. Jika frekuensi di atas ditentukan dalam layar 'RECONFIG', sambungkan keluaran pembagi REFCLK ke port 'pll_inclk_alt' dan 'rx_cruclk_alt'.

Misalnya, jika Anda memiliki konfigurasi dupleks penuh dan jika Anda telah menentukan 390,625 MHz di layar 'Umum' Megawizard ALT2GXB, ubah frekuensi ke 195,3125 MHz dan hubungkan keluaran pembagi REFCLK ke port pll_inclk dan rx_cruclk ALT2GXB.

Untuk instantiasi ALT2GXB khusus penerimaan, ubah frekuensi input (>325 MHz) di Megawizard menjadi setengah nilai dan hubungkan keluaran pembagi REFCLK ke port rx_cruclk atau rx_cruclk_alt berdasarkan pengaturan frekuensi clock referensi input di layar 'Umum' atau 'Reconfig' di Megawizard.

Berikut adalah contoh kode pembagi REFCLK di Verilog dan VHDL.

------ Verilog Code untuk Divisi Clock---------
modul my_refclk_div(in, out);
masukan;
keluaran keluaran;
stratixiigx_hssi_refclk_divider my_refclk_divider (
.inclk(in),
.clkout(out);
defparam my_refclk_divider.enable_divider = "true";
defparam my_refclk_divider.divider_number = 0;
defparam my_refclk_divider.refclk_coupling_termination = "normal_100_ohm_termination";
endmodule

-----End

--VHDL Code untuk Clock Division----
Ieee PUSTAKA;
GUNAKAN ieee.std_logic_1164.all;
ENTITAS my_refclk_divider IS
PORT
(
termasuk: dalam std_logic;
outclk: keluar std_logic

);
my_refclk_divider akhir;

clock_div arsitektur my_refclk_divider
komponen stratixiigx_hssi_refclk_divider IS
GENERIK (
enable_divider : STRING := "true";
divider_number : INTEGER := 0;  -- 0 atau 1 untuk penomor logis
refclk_coupling_termination : STRING := "normal_100_ohm_termination"
);

PORT (
termasuk : IN STD_LOGIC;
petunjuk : out STD_LOGIC);
 
stratixiigx_hssi_refclk_divider komponen END;

Mulai
clk_divider: stratixiigx_hssi_refclk_divider
peta port
(
inclk => inclk,
clkout => outclk
);

arsitektur akhir;

 

 

 

 

 

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® II GX FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.