Simulasi pascasarjana untuk desain yang menargetkan perangkat V Arria V dan Cyclone V dengan atom HPS IP mungkin berfungsi dengan salah

Jika desain Anda menargetkan perangkat V atau Cyclone V Arria dan termasuk atom IP sistem prosesor keras (HPS), simulasi pasca-fit mungkin berfungsi dengan salah dalam kondisi berikut:

• hps2fpga Jika lebar data antarmuka dikonfigurasi hingga 32 atau 128 bit
• Jika lebar data antarmuka dikonfigurasi fpga2hps hingga 32 atau 128 bit
• hps2fpga Jika frekuensi keluaran clock pengguna selain 100 MHz

Perbarui Berkas Keluaran Verilog (.vo) yang dihasilkan oleh EDA Netlist Writer sebelum simulasi pasca-fit, sebagai berikut:

• Tambahkan parameter yang bernama DATA_WIDTH dan atur nilai ke 32, 64, atau 128 menurut hps2fpga Tingkat Lanjut Lebar data eXtensible Interface (AXI).
• Tambahkan parameter yang dinamai DATA_WIDTH dan atur ke 32, 64, atau 128 menurut fpga2hps AXI lebar data.
• Tambahkan parameter dengan nama H2F_USER0_CLK_FREQ, H2F_USER1_CLK_FREQ dan H2F_USER2_CLK_FREQ. Atur nilai parameter ini menurut frekuensi h2f_user0_clkdari , h2f_user1_clk dan h2f_user2_clk pengguna clock, secara beruruan.