ID Artikel: 000076377 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 07/12/2018

Mengapa JAM STAPL Player gagal memprogram Intel® Stratix® 10 perangkat dengan galat penyajian yang dilaporkan?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Jam™ STAPL software
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Pesan galat berikut mungkin terlihat saat menggunakan JAM STAPL Player untuk memprogram berkas .jam untuk Intel® Stratix® 10 FPGA.

    Galat pada baris xxxxx: galat uraian

    Program dihentikan.

    Waktu yang berlalu = xx:xx:xx

    Resolusi

    JAM STAPL Player tidak dapat mendukung sintaks pernyataan DRSCAN-CAPTURE-COMPARE-MASK dalam berkas .jam, untuk mengatasinya, ubah menjadi 3 pernyataan sebagai contoh berikut.

    Ubah dari:

    DRSCAN J24, A29[(J24-1).. 0], CAPTURE J17[(J24-1).. 0], BANDINGKAN J16[(J24-1).. 0], J19[(J24-1).. 0], V40;

    Untuk:

    DRSCAN J24, A29[(J24-1).. 0], CAPTURE J17[(J24-1).. 0]; V40 = 0;IF ((INT(J17[(J24-1).. 0]) & INT(J19[(J24-1).. 0])) == (INT(J16[(J24-1).. 0]) & INT(J19[(J24-1).. 0]))) KEMUDIAN V40 = 1;

     

    Masalah ini akan diperbaiki di masa mendatang Intel® Quartus® perangkat lunak Prime.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.