ID Artikel: 000076378 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 19/11/2018

Kesalahan Yang Lebih Bugar saat menggunakan Saluran HIP PCIE untuk desain PIPE

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Saat menghasilkan desain Gen3x8 PIPE dengan perangkat tingkat kecepatan -2/-3 dan menetapkan lokasi pin tx/rx ke penempatan PCIE HIP, akan ada kesalahan yang dilaporkan seperti di bawah ini:

    Galat(18510): saluran induk PIPE < ovSOFTPCIE_TxP[4] > tidak dapat ditempatkan di lokasi saluran HIP < PIN_BF49 > karena persyaratan waktu. Ubah saluran induk ke indeks lain untuk menghindari lokasi saluran HIP, atau ubah lokasi saluran induk untuk menghindari lokasi saluran HIP, atau ubah tingkat kecepatan ke 1.

    Galat ini akan dilaporkan saat menggunakan versi build QuartusII® 17.0/17.1 dan perangkat target adalah -2/-3 speed grade.

     

    Resolusi

    Untuk versi build 17.0/17.1, silakan ubah tingkat kecepatan perangkat ke 1.

    Galat ini diperbaiki oleh QuartusII® 18.1 dan versi di atasnya. Sarankan peningkatan versi QII ke 18.1 ke atas untuk desain PIPE seri Stratix10®.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.