ID Artikel: 000076390 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 27/08/2020

Mengapa sinyal interface_locked inti IP Intel® Arria® 10 PHYLite tidak ditegaskan?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    Intel® Quartus® Prime Edisi Standard
    PHY Lite untuk Antarmuka Paralel Intel® Arria® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Masalah Kritis

Deskripsi

Karena batasan yang diketahui dalam IP Intel® Arria® 10 PHYLite, sinyal interface_locked tidak akan menegaskan ketika semua pin indeks bernomor ganjil di jalur I/O tidak digunakan sebagai pin data. Namun, IP Intel® Arria® 10 PHYLite berfungsi penuh untuk transfer data.

Resolusi

Untuk mengatasi masalah ini, gunakan setidaknya satu pin indeks bernomor ganjil di jalur I/O (seperti pin_index 1, 3, 5 ... 11) untuk pin data dalam desain Intel® Arria® 10 PHYLite Anda.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® Arria® 10 FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.