ID Artikel: 000076420 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 22/06/2020

Saat menggunakan INTEL® FPGA P-Tile Avalon® IP streaming untuk PCI* Express, mengapa galat muncul ketika "Aktifkan Antarmuka Waktu Selesai" dipilih?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Avalon-ST Intel® Stratix® 10 Hard IP for PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah dengan Intel® FPGA P-Tile Avalon® IP streaming PCI* Express, dan kesalahan formulir yang ditunjukkan di bawah ini akan terlihat jika opsi "Enable Completion Timeout Interface" dipilih di IP GUI.

    Galat: intel_pcie_ptile_ast_0.dummy_user_avmm_rst memiliki associatedClock dari "p0_hip_reconfig_clk" yang tidak dapat ditemukan

    Hal ini disebabkan oleh antarmuka batas waktu penyelesaian yang salah terkait dengan hip_reconfig_clk. Galat ini mencegah IP dihasilkan.

    Resolusi

    Dalam v20.1 dari Intel® Quartus® Prime Edisi Pro perangkat lunak, tidak ada solusi untuk masalah ini ada, menghasilkan IP dengan opsi "Enable Completion Timeout Interface" dinonaktifkan.

    Masalah ini telah diperbaiki mulai pada v20.2 dari Intel® Quartus® Prime Edisi Pro perangkat lunak.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Stratix® 10 DX FPGA
    Intel® Agilex™ 7 FPGA dan SoC FPGA Seri F

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.