ID Artikel: 000076454 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 22/04/2021

Apa saja urutan kalibrasi untuk Intel® Stratix® 10 EMIF IP?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Antarmuka Memori Eksternal Intel® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Setelah konfigurasi perangkat FPGA, berikut adalah urutan kalibrasi untuk Intel® Stratix® 10 EMIF IP.

    Untuk IP NON-HPS EMIF, urutannya adalah kalibrasi pengakhiran on-chip (OCT), kalibrasi I/O PLL, kemudian kalibrasi EMIF.

    Untuk HPS EMIF IP, urutan kalibrasi OCT / PLL / EMIF dilakukan pada fase hp pertama dan kemudian FPGA lainnya dilakukan dalam mode FPGA pertama.

    Kalibrasi I/O PLL untuk PLL non-EMIF juga dibagi antara sebelum entri mode pengguna dan setelah entri mode pengguna tergantung pada konfigurasi PLL itu sendiri.  Jika PLL menggunakan mode kompensasi internal, PLL dikalibrasi sebelum entri mode pengguna.  Jika menggunakan mode kompensasi inti, mode ini dikalibrasi setelah entri mode pengguna.  Semua ini terjadi sebelum kalibrasi EMIF, yang dilakukan sepenuhnya dalam mode pengguna.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.