ID Artikel: 000076458 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 12/09/2012

Mengapa sinyal rx_st_bardec gagal menegaskan untuk implementasi Stratix V PCI Express Root Port saya?

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Sinyal output rx_st_bardec tidak berfungsi dengan benar untuk varian Root Port dari Stratix® V Hard IP untuk PCI Express IP® Core. Sinyal rx_st_bardec gagal menegaskan untuk siklus data pertama TLP MRd, MWr, IOWR, dan IORD ketika alamat TLP cocok dengan rentang alamat BAR.

Resolusi Solusinya adalah menerapkan logika dekode BAR untuk Port Root dalam logika pengguna untuk menentukan BAR (BAR0 atau BAR1) mana yang menjadi target TLP. Anda dapat menentukan pengaturan BAR dari Perangkat Lunak Konfigurasi Port Root Anda\. Atau, Anda juga dapat menentukan pengaturan dengan mendekode Konfigurasi Tipe 0 Yang Ditulis bahwa Port Root mengirimkan Avalon-ST untuk mengatur register BAR di Root Port.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® V GX FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.