ID Artikel: 000076464 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 28/06/2012

RapidIO IP Core Customer Testbench Gagal simulasi Untuk Beberapa Variasi V Arria dengan Frekuensi Clock Referensi yang Tidak Cocok

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Masalah Kritis

Deskripsi

Testbench untuk fungsi RapidIO MegaCore x1 5,00 Gbaud variasi yang menargetkan perangkat Arria V mungkin gagal dalam simulasi karena frekuensi clock referensi yang menyebabkan kesalahan pemesanan byte dari transceiver RX.

Resolusi

Untuk menghindari masalah ini, atur frekuensi clock referensi ke 200 MHz atau 500 MHz dalam editor parameter RapidIO sebelum menghasilkan fungsi RapidIO MegaCore Anda.

Masalah ini diperbaiki pada versi 11.1 SP2 dari RapidIO MegaCore Fungsi.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.