Untuk desain DDR3 UniPHY dengan frekuensi lebih dari 533 MHz, Anda harus mempertimbangkan penundaan paket FPGA saat menentukan pencocokan panjang jalur. Untuk desain DDR3 UniPHY yang berjalan pada 533 MHz atau di bawah ini, Anda tidak memperhitungkan penundaan paket.
Untuk mendapatkan keterlambatan paket, Anda perlu memeriksa kotak centang "Package deskew" di tab Pengaturan Board Megawizard DDR3 UniPHY dan kompilasi desain seperti biasanya dengan pinout tertentu. Keterlambatan paket untuk pelacakan yang mengharuskan akuntansi paket akan ditampilkan di kolom Tunda Paket pada berkas .pin. Selain itu, ketika "Package deskew" dicentang, Quartus II akan menganggap bahwa Anda akan menggambar paket perangkat miring di board Anda dan tidak akan menggunakan nomor ini untuk analisis waktu.
Anda harus memaksimalkan keterlambatan paket dengan jalur board untuk sinyal DQ, DM, dan DQS Anda. Misalnya jika keterlambatan paket pada tiga pin yang dilaporkan dalam berkas .pin adalah
Pin A 120ps
Pin B 80ps
Pin C 160ps
Anda harus memiliki pelacakan board untuk Pin A yang berukuran 40ps lebih panjang dari Pin C, dan pelacakan board untuk Pin B yang berukuran 80ps lebih lama dari Pin C.
Saat memasukkan board sate ke tab DDR3 UniPHY Megawizard Board Settings, Anda harus menggunakan penundaan paket tunda board saat menghitung parameter board skew. Jika pin tidak memiliki keterlambatan paket, maka Anda harus menggunakan board tunda saja.
Jika perangkat lunak Quartus® II tidak melaporkan keterlambatan paket ini pada file .pin, buka halaman Laporan Panjang Bersih dari Pusat Sumber Daya Desain Board Altera (Lihat solusi terkait rd07122010_270 di bawah ini untuk detail lebih lanjut tentang cara mendapatkan panjang pelacakan paket).