ID Artikel: 000076475 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Dalam ALTCLKCTRL MegaWizard, bagaimana port register 'ena' dengan 'Falling edge of input clock' memengaruhi sinyal output?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Dengan menggunakan register \'ena\' port sebagai \'Falling edge dari input clock\', ini akan memastikan clock output selalu berupa clock pulse lengkap selama aktifkan/nonaktif register \'ena\'. Gambar 1 menunjukkan implementasi register \'ena\' pada perangkat Altera.

Gambar 1.

Figure 1

 

Dalam ALTCLKCTRL MegaWizard, jika pengguna memilih register \'ena\' port dengan \'Falling edge dari clock\', clock output akan tersedia satu inclk falling edge setelah \'ena\' beralih tinggi. Lihat Gambar 2 untuk diagram fungsi.

Gambar 2.

Figure 1

 

Clock keluaran akan menghentikan satu inclk falling edge setelah \'ena\' beralih rendah. Lihat Gambar 3 untuk diagram fungsi.

Gambar 3.

Figure 1

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® IV GX FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.