Ketika Pengonfigurasi Ulang Parsial Intel® Stratix® 10 Intel® FPGA IP mendeteksi bitstream parsial yang rusak, hal ini menetapkan status[2..0] = 3'b100 = PR_ERROR dipicu. Sinyal avst_sink_ready tidak tegas dan Pengonfigurasi Ulang Parsial Intel® FPGA IP tidak akan menerima bitstream konfigurasi ulang parsial lebih lanjut hingga IP diatur ulang menggunakan port reset .
Sebelum mengatur ulang Pengonfigurasi Ulang Parsial Intel® FPGA IP perlu untuk memastikan bahwa sisa bitstream parsial dihapus dari saluran streaming Avalon®, kemudian menegaskan reset ke PengonfigurasiAn Ulang Parsial Intel® FPGA IP.
Untuk mengatasi masalah ini, implement RTL untuk memantau status[2..0] port dan menghasilkan sinyal avst_sink_ready dummy ke Intel® Stratix® 10 Partial Reconfiguration Controller Intel® FPGA IP Master ketika PR_ERROR diindikasikan dan memastikan avst_sink_valid telah selesai beralih. Hal ini akan memastikan sisa bitstream konfigurasi ulang parsial dihapus dari saluran streaming Avalon®, kemudian menerapkan reset ke Intel® Stratix® 10 Partial Reconfiguration Controller Intel® FPGA IP.
Setelah selesai, Anda dapat mulai mengirim bitstream konfigurasi ulang parsial yang baik ke Pengonfigurasi Rekonfigurasi Parsial Intel® FPGA IP.