ID Artikel: 000076535 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 19/06/2020

Mengapa Contoh desain Intel® P-Tile Avalon® Memory Mapped IP untuk PCI Express* 4.0x4 Root Port melaporkan galat selama kompilasi?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Avalon-MM Intel® Stratix® 10 Hard IP untuk PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam Intel® Quartus® Prime Pro Edition Software versi 20.1 atau sebelumnya, Intel® P-Tile Avalon® Memory Mapped IP untuk contoh desain PCI Express* 4.0x4 Root Port melaporkan galat selama kompilasi.

    Galat(21410): Galat HDL Verilog di s10_rp_avmm_master_hwtcl.v(130): pernyataan kontrol peristiwa di dalam subprogram tidak didukung untuk sintesis

    Resolusi

    Untuk mengatasi hal ini, Anda perlu menghasilkan file simulasi dan sintesis secara terpisah dan mengkompilasi ulang contoh desain.

    Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Prime Pro/Edisi Standar versi 22.4.

     

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Stratix® 10 DX FPGA
    Intel® Agilex™ 7 FPGA dan SoC FPGA Seri F

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.