Jika Anda ingin menggunakan Signaltap™ II untuk mengamati sinyal antarmuka PIPE IV Stratix®, Cyclone® V dan Arria® V GX Hard IP untuk PCI Express®, silakan atur test_in[11:8] dari core PCIe® ke 4'b0011. Kemudian Anda dapat mengamati sinyal antarmuka PIPE pada port test_out. Harap diperhatikan bahwa Anda harus menggunakan tx_clkout[0] (pld8gtxclkout) dari modul GXB alih-alih core_clk_out sebagai sinyal clock capture.
Bit berikut didefinisikan untuk test_out:
[7:0]—txdata
[8]—txdatak
[9]—txdetectrx
[10]—txelecidle
[11]—txcompl
[12]—rxpolarity
[14:13]—matikan
[22:15]—rxdata
[23]—rxdatak
[24]—rxvalid
[63:25]—Disediakan.