ID Artikel: 000076539 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 09/01/2014

Bagaimana saya dapat mengamati sinyal antarmuka PIPE dari Stratix IV, Cyclone V, dan Arria V GX PCIe HIP menggunakan Signaltap II?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Jika Anda ingin menggunakan Signaltap™ II untuk mengamati sinyal antarmuka PIPE IV Stratix®, Cyclone® V dan Arria® V GX Hard IP untuk PCI Express®, silakan atur test_in[11:8] dari core PCIe® ke 4'b0011. Kemudian Anda dapat mengamati sinyal antarmuka PIPE pada port test_out. Harap diperhatikan bahwa Anda harus menggunakan tx_clkout[0] (pld8gtxclkout) dari modul GXB alih-alih core_clk_out sebagai sinyal clock capture.

Bit berikut didefinisikan untuk test_out:
[7:0]—txdata
[8]—txdatak
[9]—txdetectrx
[10]—txelecidle
[11]—txcompl
[12]—rxpolarity
[14:13]—matikan
[22:15]—rxdata
[23]—rxdatak
[24]—rxvalid
[63:25]—Disediakan.

Produk Terkait

Artikel ini berlaku untuk 10 produk

Stratix® IV GX FPGA
Stratix® IV GT FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Cyclone® V GX FPGA
Arria® V GX FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V GT FPGA
Arria® V ST SoC FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.