ID Artikel: 000076558 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/06/2015

Perangkat lunak Quartus II tidak lagi memungkinkan MAX 10 desain perangkat untuk menggunakan konektivitas yang tidak ada antara pin DPCLK dan jaringan clock

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • Jam
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Versi rilis perangkat lunak Quartus II versi 14.1 dan 15.0 dapat secara keliru memungkinkan MAX 10 desain perangkat untuk menggunakan konektivitas yang tidak ada antara pin DPCLK dan clock jaringan; secara khusus, perangkat lunak ini dapat memungkinkan konektivitas dari DPCLK0 ke GCLK[4] dan dari DPCLK2 hingga GCLK[9]. Jika Anda menggunakan salah satu jalur yang tidak ada ini di desain, perangkat lunak tidak mengindikasikan masalah apa pun, tetapi menghasilkan non-fungsi desain pada FPGA. Lihat MAX Pengguna Clocking 10 dan PLL Panduan untuk konektivitas DPCLK ke GCLK yang memungkinkan: https://documentation.altera.com/#/00003866-AA.

    Resolusi

    Tidak ada solusi. Masalah ini akan diperbaiki di perangkat lunak yang akan datang Rilis.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® MAX® 10 FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.