Masalah Kritis
Versi rilis perangkat lunak Quartus II versi 14.1 dan 15.0 dapat secara keliru memungkinkan MAX 10 desain perangkat untuk menggunakan konektivitas yang tidak ada antara pin DPCLK dan clock jaringan; secara khusus, perangkat lunak ini dapat memungkinkan konektivitas dari DPCLK0 ke GCLK[4] dan dari DPCLK2 hingga GCLK[9]. Jika Anda menggunakan salah satu jalur yang tidak ada ini di desain, perangkat lunak tidak mengindikasikan masalah apa pun, tetapi menghasilkan non-fungsi desain pada FPGA. Lihat MAX Pengguna Clocking 10 dan PLL Panduan untuk konektivitas DPCLK ke GCLK yang memungkinkan: https://documentation.altera.com/#/00003866-AA.
Tidak ada solusi. Masalah ini akan diperbaiki di perangkat lunak yang akan datang Rilis.