ID Artikel: 000076566 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 11/02/2013

Kesalahan Internal: Sub-sistem: HSSI, File: /quartus/periph/hssi/hssi_logical_physical_mapping.cpp, Line: 563

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam perangkat lunak Quartus® II versi 12.1 dan yang lebih baru, Anda mungkin melihat kesalahan internal ini jika Anda memiliki beberapa input port rx_cdr_refclk pada Stratix® V Native PHY yang terhubung ke pin refclk yang sama.
    Misalnya, kesalahan ini dapat terjadi jika port rx_cdr_refclk(0) dan rx_cdr_refclk(1) keduanya terhubung ke pin refclk1.

    Resolusi

    Untuk menghindari masalah ini, sambungkan setiap input clock CDR PLL ke pin refclk-nya sendiri.

    Masalah ini diperbaiki dimulai dengan perangkat lunak Quartus® II versi 13.0.

    Produk Terkait

    Artikel ini berlaku untuk 4 produk

    Stratix® V E FPGA
    Stratix® V GS FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.