Karena masalah dalam perangkat lunak Quartus® II versi 12.1 dan yang lebih baru, Anda mungkin melihat kesalahan internal ini jika Anda memiliki beberapa input port rx_cdr_refclk pada Stratix® V Native PHY yang terhubung ke pin refclk yang sama.
Misalnya, kesalahan ini dapat terjadi jika port rx_cdr_refclk(0) dan rx_cdr_refclk(1) keduanya terhubung ke pin refclk1.
Untuk menghindari masalah ini, sambungkan setiap input clock CDR PLL ke pin refclk-nya sendiri.
Masalah ini diperbaiki dimulai dengan perangkat lunak Quartus® II versi 13.0.