ID Artikel: 000076574 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 06/02/2019

Galat Internal: Sub-sistem: CONSTRA, File: /quartus/db/constra/constra_runtime_rbc_checker.cpp, Baris: 185

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • PHY Lite untuK Antarmuka Paralel Intel® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah pada Perangkat Lunak Intel® Quartus® Prime Edisi Pro, Anda akan mendapatkan pesan galat di atas saat mengatur pergeseran fase negatif pada clock output di PHY Lite untuk Antarmuka Paralel Intel® Stratix® 10 FPGA IP.

    Resolusi

    Untuk mengatasi masalah ini, atur hanya peralihan fase positif untuk setiap clock output di dalam PHY Lite untuk Antarmuka Paralel Intel® Stratix® 10 FPGA IP.

    Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime Edisi Pro di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.