ID Artikel: 000076587 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 30/10/2017

Mengapa saya melihat kegagalan waktu persimpangan clock antara mgmt_clk dan frame_clk dalam contoh desain transmitter simplex JESD204B?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • JESD204B Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Untuk contoh desain simplex Transmitter mode JESD204B yang menargetkan Intel® Arria® 10 perangkat, Anda mungkin mengamati pelanggaran waktu antara mgmt_clk dan frame_clk di Intel® Quartus® Prime Edisi Pro Sofware versi 17.0 atau yang lebih baru. Kedua domain clock ini sebenarnya tidak singkron satu sama lain dan dengan demikian aman untuk memotong jalur di antara kedua domain.

    Resolusi

    Untuk mengatasi hal ini, edit file altera_jesd204_ed_.sdc dan tambahkan frame_clk (u_altera_jesd204_ed_qsys_|core_pll|core_pll|frame_clk) ke dalam batasan set_clock_groups sebagai berikut:

    set_clock_groups -asynchronous -group {device_clk \

    u_altera_jesd204_ed_qsys_|core_pll|core_pll|frame_clk \

    u_altera_jesd204_ed_qsys_|core_pll|core_pll|link_clk \

    ...} \

    -group {mgmt_clk ...} \

    -group {altera_reserved_tck}

    Masalah ini telah diperbaiki mulai dari Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 17.1.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Arria® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.