ID Artikel: 000076614 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 08/01/2019

Galat(13149): Sistem EMIF/PHYLite yang berbagi clock referensi PLL tidak memiliki input reset yang identik untuk atom io_aux berikut

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • PHY Lite untuK Antarmuka Paralel Intel® Stratix® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Ketika Anda menerapkan IP Antarmuka Memori Eksternal Intel® Arria® 10 dan IP 10 PHYLite Intel Arria berbagi clock referensi PLL dan mengatur ulang di kolom I/O yang sama, Anda mungkin melihat galat yang lebih bugar ini.

     

    Resolusi

    Untuk mengatasi masalah ini, ikat Intel® Arria® port reset IP 10 PHYLite ke "1".  

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Arria® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.