IP LPDDR2 memiliki fitur yang disebut pelacakan DQS yang memengaruhi bandwidth yang tersedia untuk aplikasi pengguna. Pelacakan DQS diperlukan untuk mempertahankan waktu sinyal yang benar untuk memastikan bahwa data dari akses baca LPDDR2 diambil dengan benar di FPGA pada semua frekuensi clock memori.
Pelacakan DQS terdiri dari dua bagian:
- Sampel: Sampel DQS diambil setelah setiap siklus penyegaran memori
- Pembaruan: Ketika sampel yang memadai telah diambil, terjadi siklus pembaruan pelacakan DQS yang dapat mengambil beberapa mikrodetik. Durasinya tergantung pada lebar antarmuka karena penundaan I/O DQS diperbarui secara berurutan. Selama pembaruan pelacakan DQS, akses pada kontroler LPDDR2 Avalon bus tidak aktif. IP tidak memungkinkan pengguna untuk menjadwalkan pembaruan pelacakan DQS.
Anda sangat disarankan untuk melakukan simulasi RTL dari pola akses Anda untuk menilai efek pelacakan DQS dan dampak apa pun pada fungsionalitas atau efisiensi sistem Anda.
Jika LPDDR2 tidak cocok untuk aplikasi Anda, disarankan untuk mempertimbangkan solusi memori eksternal daya terendah berikutnya yaitu DDR3L, di mana persyaratan pelacakan DQS bergantung pada frekuensi dan ada opsi untuk menonaktifkannya seperti yang dijelaskan dalam KDB ini.