Mengapa simulasi Mentor* ModelSim tentang Intel® FPGA contoh desain inti IP Ethernet Tiga Kecepatan Ethernet berjalan selamanya?

Karena masalah di Intel® Quartus® Prime Edisi Pro versi 19.2 Software, Intel® FPGA Triple-Speed Ethernet IP core Design Example MAC 2xTBI PCS E-tile varian PMA , ketika opsi "Enable E-tile transcevier dynamic reconfiguration" dipilih, simulasi Mentor* Modelsim akan berjalan selamanya.

Hal ini disebabkan oleh reconfig_clk petak memori Avalon E-tile Intel® Stratix® reconfig_clk dan port reconfig_reset yang tidak terhubung dengan benar dalam contoh desain berkas bench uji simulasi Mentor* Modelsim.

Untuk mengatasi masalah ini dalam rilis perangkat lunak Intel® Quartus® Prime Edisi Pro, modifikasi file bench uji Mentor* Modelsim berikut

• \testbench_verilog\\eth_tse_0_testbench_tb.v
• \testbench_vhdl\\eth_tse_0_testbench_tb.vhd
  

1. Deklarasikan port rekonfigurasi Avalon-MM berikut sebagai kabel (reconfig_clk_0 kabel, reconfig_reset_0 kabel [18:0] reconfig_address_0, reconfig_write_0 kabel, kabel [7:0] reconfig_writedata_0, kawat reconfig_read_0, kawat [7:0] reconfig_readdata_0 dan reconfig_waitrequest_0 kawat)
2. Menetapkan reg_clk di testbench untuk reconfig_clk_0 dan mengatur ulang di testbench untuk reconfig_reset_0.
3. Ikat sinyal berikut ke 0: reconfig_address_0, reconfig_write_0, reconfig_writedata_0, dan reconfig_read_0.

Masalah ini telah diperbaiki mulai dari perangkat lunak Intel® Quartus® Prime Pro Edition v20.3.