ID Artikel: 000076630 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 14/08/2017

Galat (12077): Instans node "altera_mult_add_rtl2" yang diinisiasi dengan parameter "ACCUM_SLOAD_PIPELINE_SCLR" yang tidak diketahui

Lingkungan

  • Intel® Quartus® Prime Edisi Standard
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dengan IP FPGA ALTMULT_COMPLEX V Cyclone® di Intel® Quartus® Prime Edisi Perangkat Lunak Edisi Standar versi 17.0, Anda mungkin melihat galat di atas selama kompilasi jika jenis file variasi IP adalah VHDL.

    Resolusi

    Untuk mengatasi masalah ini, gunakan jenis file variasi IP Verilog.

    Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Prime Edisi Standar versi 18.0.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Cyclone® V FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.