Untuk desain berbasis Stratix® V DDR3 UniPHY, Anda mungkin melihat adanya pelanggaran waktu pada jalur data antara domain clock c2p_write_clk dan pll_write_clk.
Untuk mengatasi pelanggaran waktu penahanan ini, ikuti langkah-langkah berikut:
1) Dalam berkas <IP_variation_name>if0_pll0.sv yang dihasilkan IP, atur
parameter WRITE_CLK_PHASE = "938 ps"
2) Dalam berkas <IP_variation_name>if0_p0_parameters.tcl yang dihasilkan IP, atur
set ::GLOBAL_mem_if_ddr3_emif_example_design_example_if0_p0_pll_phase(PLL_WRITE_CLK) 270,0