ID Artikel: 000076646 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 30/05/2017

Bagaimana cara memperbaiki pelanggaran waktu penahanan antara c2p_write_clk dan pll_write_clk desain V DDR3 Stratix?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • DDR3 SDRAM Controller dengan UniPHY Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Untuk desain berbasis Stratix® V DDR3 UniPHY, Anda mungkin melihat adanya pelanggaran waktu pada jalur data antara domain clock c2p_write_clk dan pll_write_clk.

    Resolusi

    Untuk mengatasi pelanggaran waktu penahanan ini, ikuti langkah-langkah berikut:

    1) Dalam berkas <IP_variation_name>if0_pll0.sv yang dihasilkan IP, atur

    parameter WRITE_CLK_PHASE = "938 ps"

    2) Dalam berkas <IP_variation_name>if0_p0_parameters.tcl yang dihasilkan IP, atur

    set ::GLOBAL_mem_if_ddr3_emif_example_design_example_if0_p0_pll_phase(PLL_WRITE_CLK) 270,0

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.