ID Artikel: 000076685 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 21/08/2012

Mengapa tx_out inti PCI Express saya selalu HiZ selama simulasi?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Saat menyimulasikan inti PCI Express® Anda, Anda dapat mengamati bahwa inti PCI Express tampaknya keluar dari pengaturan ulang dengan benar dan memulai Inisialisasi Link, tetapi tidak menyelesaikan Inisialisasi Link dan port tx_out[n] tampaknya terus menerus berada dalam keadaan HiZ.

Ini mungkin hasil dari konfigurasi testbench Anda, khususnya konfigurasi bus test_in untuk mempercepat simulasi serial.

Resolusi

Untuk mengatasi masalah ini, konfigurasi testbench Anda untuk mempercepat inisialisasi tautan, dengan mengatur test_in[0] = 1.

Untuk simulasi, anda disarankan untuk mengatur test_in[39:0] = 0x0AD atau 0x0A9.

Arti dari bit ini adalah seperti yang tercantum di bawah ini:

[7] = Nonaktifkan manajemen daya

[5] = Nonaktifkan inti masuk ke Mode Kepatuhan

[3] = mode FPGA

[2] = Nonaktifkan pengacak

[0] = Mempercepat simulasi serial

 

 

Produk Terkait

Artikel ini berlaku untuk 4 produk

Stratix® V GX FPGA
Stratix® IV GX FPGA
Stratix® IV GT FPGA
Stratix® V GT FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.