ID Artikel: 000076725 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 03/10/2014

RapidIO IP Core Tidak Dapat Simulasi Dengan Simulator Aldec Riviera-PRO

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Masalah Kritis

Deskripsi

Jika Anda menghasilkan instans inti RapidIO IP di Qsys, dan menentukan VHDL bahasa output, inti RapidIO IP Anda tidak dapat mensimulasikan berhasil dengan simulator Aldec Riviera-PRO.

Lihat Juga RapidIO Variasi Inti IP dengan Modul Slave Avalon-MM Gagal dalam Qsys VHDL Sistem.

Resolusi

Masalah ini tidak memiliki solusi. Anda dapat menyimulasikan inti IP dengan Simulator Mentor Graphics ModelSim, simulator Cadence NCSIM, atau Synopsys VCS-MX simulator, sebagai gantinya.

Masalah ini akan diperbaiki dalam versi RapidIO di masa mendatang Inti IP.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Perangkat yang Dapat Diprogram Intel®

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.