ID Artikel: 000076737 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 22/10/2020

Mengapa ethernet 25G Intel® Stratix® 10 FPGA simulasi Desain IP berjalan macet?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • 25G Ethernet Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah pada Perangkat Lunak Intel® Quartus® Prime Edisi Pro versi 20.1, contoh desain yang dihasilkan oleh Ethernet 25G Intel® Stratix® 10
    FPGA IP dengan rekonfigurasi dinamis dan diaktifkan PTP, akan hang ketika disimulasikan dengan simulator Synopsys* VCS* atau simulator Cadence* Xcelium*/NCSIM*.

    Resolusi

    Untuk menghindari masalah ini, pengguna disarankan untuk menggunakan simulator Mentor* Modelsim* untuk mensimulasikan contoh desain.

    Masalah ini telah diperbaiki mulai dari perangkat lunak Intel® Quartus® Prime Pro Edition v20.3 dan seterusnya.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.