ID Artikel: 000076815 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 13/01/2016

Mengapa rx_st_sop, rx_st_eop, tx_st_sop, dan tx_st_eop hanya sedikit lebar saat Aktifkan beberapa paket per siklus diatur saat mengonfigurasi Antarmuka Streaming Intel® Arria® 10 FPGA Avalon® untuk PCIe Hard IP dalam mode 3.0 x8?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam versi perangkat lunak Quartus® II 14.1.1 dan sebelumnya, file pembungkus RTL untuk 3.0 x8 Intel® Arria® 10 FPGA Hard IP untuk PCI Express secara salah memetakan hanya satu bit dari tingkat bawah rx_st_sop lebar dua bit, rx_st_eop, tx_st_sop , dan sinyal tx_st_eop saat Mengaktifkan beberapa paket per siklus diatur.

    Resolusi

    Untuk mengatasi masalah ini, modifikasi berkas pembungkus RTL, nama <variasi>.v atau nama <variasi>.vhd, untuk mengekspor kedua bit sinyal.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.